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1 // SPDX-License-Identifier: GPL-2.0-only
2 /*
3 * Copyright (c) 2024 AIROHA Inc
4 * Author: Lorenzo Bianconi <lorenzo@kernel.org>
5 */
7 #include <linux/bitfield.h>
8 #include <linux/delay.h>
9 #include <linux/io.h>
10 #include <linux/module.h>
11 #include <linux/of.h>
12 #include <linux/phy/phy.h>
13 #include <linux/platform_device.h>
14 #include <linux/slab.h>
18 #define LEQ_LEN_CTRL_MAX_VAL 7
19 #define FREQ_LOCK_MAX_ATTEMPT 10
21 /* PCIe-PHY initialization time in ms needed by the hw to complete */
22 #define PHY_HW_INIT_TIME_MS 30
26 PCIE_PORT_GEN2,
27 PCIE_PORT_GEN3,
28 };
30 /**
31 * struct airoha_pcie_phy - PCIe phy driver main structure
32 * @dev: pointer to device
33 * @phy: pointer to generic phy
34 * @csr_2l: Analogic lane IO mapped register base address
35 * @pma0: IO mapped register base address of PMA0-PCIe
36 * @pma1: IO mapped register base address of PMA1-PCIe
37 * @p0_xr_dtime: IO mapped register base address of port0 Tx-Rx detection time
38 * @p1_xr_dtime: IO mapped register base address of port1 Tx-Rx detection time
39 * @rx_aeq: IO mapped register base address of Rx AEQ training
40 */
50 };
53 {
57 }
60 {
64 }
67 {
73 }
75 #define airoha_phy_update_field(reg, mask, val) \
76 do { \
77 BUILD_BUG_ON_MSG(!__builtin_constant_p((mask)), \
79 airoha_phy_update_bits((reg), (mask), \
80 FIELD_PREP((mask), (val))); \
81 } while (0)
83 #define airoha_phy_csr_2l_clear_bits(pcie_phy, reg, mask) \
84 airoha_phy_clear_bits((pcie_phy)->csr_2l + (reg), (mask))
85 #define airoha_phy_csr_2l_set_bits(pcie_phy, reg, mask) \
86 airoha_phy_set_bits((pcie_phy)->csr_2l + (reg), (mask))
87 #define airoha_phy_csr_2l_update_field(pcie_phy, reg, mask, val) \
88 airoha_phy_update_field((pcie_phy)->csr_2l + (reg), (mask), (val))
89 #define airoha_phy_pma0_clear_bits(pcie_phy, reg, mask) \
90 airoha_phy_clear_bits((pcie_phy)->pma0 + (reg), (mask))
91 #define airoha_phy_pma1_clear_bits(pcie_phy, reg, mask) \
92 airoha_phy_clear_bits((pcie_phy)->pma1 + (reg), (mask))
93 #define airoha_phy_pma0_set_bits(pcie_phy, reg, mask) \
94 airoha_phy_set_bits((pcie_phy)->pma0 + (reg), (mask))
95 #define airoha_phy_pma1_set_bits(pcie_phy, reg, mask) \
96 airoha_phy_set_bits((pcie_phy)->pma1 + (reg), (mask))
97 #define airoha_phy_pma0_update_field(pcie_phy, reg, mask, val) \
98 airoha_phy_update_field((pcie_phy)->pma0 + (reg), (mask), (val))
99 #define airoha_phy_pma1_update_field(pcie_phy, reg, mask, val) \
100 airoha_phy_update_field((pcie_phy)->pma1 + (reg), (mask), (val))
102 static void
105 {
112 REG_PCIE_PMA_SS_LCPLL_PWCTL_SETTING_1,
113 PCIE_LCPLL_MAN_PWDB);
115 PCIE_LOCK_TARGET_BEG,
118 PCIE_LOCK_TARGET_END,
125 PCIE_UNLOCK_TARGET_BEG,
128 PCIE_UNLOCK_TARGET_END,
131 PCIE_PLL_FT_UNLOCK_CYCLECNT,
132 lock_cyclecnt);
137 CSR_2L_PXP_CDR0_INJ_FORCE_OFF);
140 REG_PCIE_PMA_FORCE_DA_PXP_CDR_PR_LPF_C,
141 PCIE_FORCE_SEL_DA_PXP_CDR_PR_LPF_R_EN);
143 REG_PCIE_PMA_FORCE_DA_PXP_CDR_PR_LPF_C,
144 PCIE_FORCE_DA_PXP_CDR_PR_LPF_R_EN);
146 REG_PCIE_PMA_FORCE_DA_PXP_CDR_PR_LPF_C,
147 PCIE_FORCE_SEL_DA_PXP_CDR_PR_LPF_C_EN);
149 REG_PCIE_PMA_FORCE_DA_PXP_CDR_PR_LPF_C,
150 PCIE_FORCE_DA_PXP_CDR_PR_LPF_C_EN);
152 REG_PCIE_PMA_FORCE_DA_PXP_CDR_PR_IDAC,
153 PCIE_FORCE_SEL_DA_PXP_CDR_PR_IDAC);
156 REG_PCIE_PMA_FORCE_DA_PXP_CDR_PR_PIEYE_PWDB,
157 PCIE_FORCE_SEL_DA_PXP_CDR_PR_PWDB);
159 REG_PCIE_PMA_FORCE_DA_PXP_CDR_PR_PIEYE_PWDB,
160 PCIE_FORCE_DA_PXP_CDR_PR_PWDB);
162 REG_PCIE_PMA_FORCE_DA_PXP_CDR_PR_PIEYE_PWDB,
163 PCIE_FORCE_DA_PXP_CDR_PR_PWDB);
167 REG_PCIE_PMA_FORCE_DA_PXP_CDR_PR_IDAC,
170 REG_PCIE_PMA_SS_RX_FREQ_DET4,
171 PCIE_FREQLOCK_DET_EN);
173 REG_PCIE_PMA_SS_RX_FREQ_DET4,
180 REG_PCIE_PMA_RO_RX_FREQDET));
183 }
188 REG_PCIE_PMA_FORCE_DA_PXP_CDR_PR_IDAC,
191 REG_PCIE_PMA_SS_RX_FREQ_DET4,
192 PCIE_FREQLOCK_DET_EN);
194 REG_PCIE_PMA_SS_RX_FREQ_DET4,
201 REG_PCIE_PMA_RO_RX_FREQDET));
206 }
209 REG_PCIE_PMA_FORCE_DA_PXP_CDR_PR_IDAC,
210 PCIE_FORCE_DA_PXP_CDR_PR_IDAC,
211 cdr_pr_idac_tmp);
214 u32 val;
217 REG_PCIE_PMA_SS_RX_FREQ_DET4,
218 PCIE_FREQLOCK_DET_EN);
220 REG_PCIE_PMA_SS_RX_FREQ_DET4,
228 }
230 /* turn off force mode and update band values */
232 CSR_2L_PXP_CDR0_INJ_FORCE_OFF);
235 REG_PCIE_PMA_FORCE_DA_PXP_CDR_PR_LPF_C,
236 PCIE_FORCE_SEL_DA_PXP_CDR_PR_LPF_R_EN);
238 REG_PCIE_PMA_FORCE_DA_PXP_CDR_PR_LPF_C,
239 PCIE_FORCE_SEL_DA_PXP_CDR_PR_LPF_C_EN);
241 REG_PCIE_PMA_FORCE_DA_PXP_CDR_PR_PIEYE_PWDB,
242 PCIE_FORCE_SEL_DA_PXP_CDR_PR_PWDB);
244 REG_PCIE_PMA_FORCE_DA_PXP_CDR_PR_IDAC,
245 PCIE_FORCE_SEL_DA_PXP_CDR_PR_IDAC);
248 REG_PCIE_PMA_DIG_RESERVE_14,
249 PCIE_FLL_IDAC_PCIEG3,
250 cdr_pr_idac_tmp);
253 REG_PCIE_PMA_DIG_RESERVE_13,
254 PCIE_FLL_IDAC_PCIEG1,
255 cdr_pr_idac_tmp);
257 REG_PCIE_PMA_DIG_RESERVE_13,
258 PCIE_FLL_IDAC_PCIEG2,
259 cdr_pr_idac_tmp);
260 }
261 }
263 static void
266 {
273 REG_PCIE_PMA_SS_LCPLL_PWCTL_SETTING_1,
274 PCIE_LCPLL_MAN_PWDB);
276 PCIE_LOCK_TARGET_BEG,
279 PCIE_LOCK_TARGET_END,
286 PCIE_UNLOCK_TARGET_BEG,
289 PCIE_UNLOCK_TARGET_END,
292 PCIE_PLL_FT_UNLOCK_CYCLECNT,
293 lock_cyclecnt);
298 CSR_2L_PXP_CDR1_INJ_FORCE_OFF);
301 REG_PCIE_PMA_FORCE_DA_PXP_CDR_PR_LPF_C,
302 PCIE_FORCE_SEL_DA_PXP_CDR_PR_LPF_R_EN);
304 REG_PCIE_PMA_FORCE_DA_PXP_CDR_PR_LPF_C,
305 PCIE_FORCE_DA_PXP_CDR_PR_LPF_R_EN);
307 REG_PCIE_PMA_FORCE_DA_PXP_CDR_PR_LPF_C,
308 PCIE_FORCE_SEL_DA_PXP_CDR_PR_LPF_C_EN);
310 REG_PCIE_PMA_FORCE_DA_PXP_CDR_PR_LPF_C,
311 PCIE_FORCE_DA_PXP_CDR_PR_LPF_C_EN);
313 REG_PCIE_PMA_FORCE_DA_PXP_CDR_PR_IDAC,
314 PCIE_FORCE_SEL_DA_PXP_CDR_PR_IDAC);
316 REG_PCIE_PMA_FORCE_DA_PXP_CDR_PR_PIEYE_PWDB,
317 PCIE_FORCE_SEL_DA_PXP_CDR_PR_PWDB);
319 REG_PCIE_PMA_FORCE_DA_PXP_CDR_PR_PIEYE_PWDB,
320 PCIE_FORCE_DA_PXP_CDR_PR_PWDB);
322 REG_PCIE_PMA_FORCE_DA_PXP_CDR_PR_PIEYE_PWDB,
323 PCIE_FORCE_DA_PXP_CDR_PR_PWDB);
327 REG_PCIE_PMA_FORCE_DA_PXP_CDR_PR_IDAC,
330 REG_PCIE_PMA_SS_RX_FREQ_DET4,
331 PCIE_FREQLOCK_DET_EN);
333 REG_PCIE_PMA_SS_RX_FREQ_DET4,
340 REG_PCIE_PMA_RO_RX_FREQDET));
343 }
348 REG_PCIE_PMA_FORCE_DA_PXP_CDR_PR_IDAC,
351 REG_PCIE_PMA_SS_RX_FREQ_DET4,
352 PCIE_FREQLOCK_DET_EN);
354 REG_PCIE_PMA_SS_RX_FREQ_DET4,
361 REG_PCIE_PMA_RO_RX_FREQDET));
366 }
369 REG_PCIE_PMA_FORCE_DA_PXP_CDR_PR_IDAC,
370 PCIE_FORCE_DA_PXP_CDR_PR_IDAC,
371 cdr_pr_idac_tmp);
374 u32 val;
377 REG_PCIE_PMA_SS_RX_FREQ_DET4,
378 PCIE_FREQLOCK_DET_EN);
380 REG_PCIE_PMA_SS_RX_FREQ_DET4,
388 }
390 /* turn off force mode and update band values */
392 CSR_2L_PXP_CDR1_INJ_FORCE_OFF);
395 REG_PCIE_PMA_FORCE_DA_PXP_CDR_PR_LPF_C,
396 PCIE_FORCE_SEL_DA_PXP_CDR_PR_LPF_R_EN);
398 REG_PCIE_PMA_FORCE_DA_PXP_CDR_PR_LPF_C,
399 PCIE_FORCE_SEL_DA_PXP_CDR_PR_LPF_C_EN);
401 REG_PCIE_PMA_FORCE_DA_PXP_CDR_PR_PIEYE_PWDB,
402 PCIE_FORCE_SEL_DA_PXP_CDR_PR_PWDB);
404 REG_PCIE_PMA_FORCE_DA_PXP_CDR_PR_IDAC,
405 PCIE_FORCE_SEL_DA_PXP_CDR_PR_IDAC);
408 REG_PCIE_PMA_DIG_RESERVE_14,
409 PCIE_FLL_IDAC_PCIEG3,
410 cdr_pr_idac_tmp);
413 REG_PCIE_PMA_DIG_RESERVE_13,
414 PCIE_FLL_IDAC_PCIEG1,
415 cdr_pr_idac_tmp);
417 REG_PCIE_PMA_DIG_RESERVE_13,
418 PCIE_FLL_IDAC_PCIEG2,
419 cdr_pr_idac_tmp);
420 }
421 }
424 {
432 CSR_2L_PXP_CMN_LANE_EN);
433 }
436 {
438 REG_CSR_2L_TXPLL_POSTDIV_D256,
441 REG_CSR_2L_CLKTX0_FORCE_OUT1,
444 REG_CSR_2L_TXPLL_POSTDIV_D256,
449 CSR_2L_PXP_CLKTX0_HZ);
451 CSR_2L_PXP_CLKTX1_HZ);
453 REG_CSR_2L_CLKTX0_FORCE_OUT1,
458 CSR_2L_PXP_CLKTX0_SR);
460 CSR_2L_PXP_CLKTX1_SR);
463 }
466 {
469 PCIE_SW_RX_RST);
472 PCIE_SW_RX_RST);
477 }
480 {
484 CSR_2L_PXP_CDR0_PR_XFICK_EN);
486 CSR_2L_PXP_CDR1_PR_XFICK_EN);
488 REG_CSR_2L_CDR0_PD_PICAL_CKD8_INV,
489 CSR_2L_PXP_CDR0_PD_EDGE_DISABLE);
491 REG_CSR_2L_CDR1_PD_PICAL_CKD8_INV,
492 CSR_2L_PXP_CDR1_PD_EDGE_DISABLE);
497 }
500 {
502 PCIE_FORCE_SEL_DA_PXP_JCPLL_EN);
504 REG_PCIE_PMA_FORCE_PXP_JCPLL_CKOUT,
505 PCIE_FORCE_DA_PXP_JCPLL_EN);
507 PCIE_FORCE_SEL_DA_PXP_JCPLL_EN);
509 REG_PCIE_PMA_FORCE_PXP_JCPLL_CKOUT,
510 PCIE_FORCE_DA_PXP_JCPLL_EN);
514 CSR_2L_PXP_JCPLL_RST);
517 CSR_2L_PXP_JCPLL_SSC_PERIOD);
519 CSR_2L_PXP_JCPLL_SSC_PHASE_INI);
521 CSR_2L_PXP_JCPLL_SSC_TRI_EN);
533 REG_CSR_2L_JCPLL_MMD_PREDIV_MODE,
534 CSR_2L_PXP_JCPLL_MMD_PREDIV_MODE,
537 CSR_2L_PXP_JCPLL_REFIN_DIV);
540 PCIE_FORCE_SEL_DA_PXP_JCPLL_SDM_PCW);
542 PCIE_FORCE_SEL_DA_PXP_JCPLL_SDM_PCW);
544 REG_PCIE_PMA_FORCE_DA_PXP_JCPLL_SDM_PCW,
545 PCIE_FORCE_DA_PXP_JCPLL_SDM_PCW,
548 REG_PCIE_PMA_FORCE_DA_PXP_JCPLL_SDM_PCW,
549 PCIE_FORCE_DA_PXP_JCPLL_SDM_PCW,
553 REG_CSR_2L_JCPLL_MMD_PREDIV_MODE,
554 CSR_2L_PXP_JCPLL_POSTDIV_D5);
556 REG_CSR_2L_JCPLL_MMD_PREDIV_MODE,
557 CSR_2L_PXP_JCPLL_POSTDIV_D2);
561 CSR_2L_PXP_JCPLL_SDM_DI_LS);
563 CSR_2L_PXP_JCPLL_VCO_KBAND_MEAS_EN);
565 CSR_2L_PXP_JCPLL_CHP_IOFST);
569 REG_CSR_2L_JCPLL_MMD_PREDIV_MODE,
570 CSR_2L_PXP_JCPLL_MMD_PREDIV_MODE,
573 CSR_2L_PXP_JCPLL_VCO_HALFLSB_EN);
579 REG_CSR_2L_JCPLL_LPF_SHCK_EN);
581 CSR_2L_PXP_JCPLL_POSTDIV_EN);
583 CSR_2L_PXP_JCPLL_KBAND_KFC);
587 CSR_2L_PXP_JCPLL_KBAND_KS);
592 PCIE_FORCE_SEL_DA_PXP_JCPLL_KBAND_LOAD_EN);
594 PCIE_FORCE_DA_PXP_JCPLL_KBAND_LOAD_EN);
599 CSR_2L_PXP_JCPLL_TCL_AMP_EN);
601 CSR_2L_PXP_JCPLL_TCL_LPF_EN);
603 REG_CSR_2L_JCPLL_TCL_KBAND_VREF,
615 PCIE_FORCE_SEL_DA_PXP_JCPLL_CKOUT_EN);
617 PCIE_FORCE_DA_PXP_JCPLL_CKOUT_EN);
619 PCIE_FORCE_SEL_DA_PXP_JCPLL_CKOUT_EN);
621 PCIE_FORCE_DA_PXP_JCPLL_CKOUT_EN);
623 PCIE_FORCE_SEL_DA_PXP_JCPLL_EN);
625 PCIE_FORCE_DA_PXP_JCPLL_EN);
627 PCIE_FORCE_SEL_DA_PXP_JCPLL_EN);
629 PCIE_FORCE_DA_PXP_JCPLL_EN);
630 }
633 {
635 REG_PCIE_PMA_FORCE_DA_PXP_TXPLL_CKOUT,
636 PCIE_FORCE_SEL_DA_PXP_TXPLL_EN);
638 REG_PCIE_PMA_FORCE_DA_PXP_TXPLL_CKOUT,
639 PCIE_FORCE_DA_PXP_TXPLL_EN);
641 REG_PCIE_PMA_FORCE_DA_PXP_TXPLL_CKOUT,
642 PCIE_FORCE_SEL_DA_PXP_TXPLL_EN);
644 REG_PCIE_PMA_FORCE_DA_PXP_TXPLL_CKOUT,
645 PCIE_FORCE_DA_PXP_TXPLL_EN);
648 CSR_2L_PXP_TXPLL_PLL_RSTB);
651 CSR_2L_PXP_txpll_SSC_PERIOD);
657 CSR_2L_PXP_TXPLL_REFIN_DIV);
662 PCIE_FORCE_SEL_DA_PXP_TXPLL_SDM_PCW);
664 PCIE_FORCE_SEL_DA_PXP_TXPLL_SDM_PCW);
666 REG_PCIE_PMA_FORCE_DA_PXP_TXPLL_SDM_PCW,
667 PCIE_FORCE_DA_PXP_TXPLL_SDM_PCW,
670 REG_PCIE_PMA_FORCE_DA_PXP_TXPLL_SDM_PCW,
671 PCIE_FORCE_DA_PXP_TXPLL_SDM_PCW,
675 CSR_2L_PXP_TXPLL_SDM_IFM);
677 CSR_2L_PXP_TXPLL_SSC_PHASE_INI);
681 CSR_2L_PXP_TXPLL_SDM_DI_LS);
685 CSR_2L_PXP_TXPLL_VCO_KBAND_MEAS_EN);
700 CSR_2L_PXP_TXPLL_LPF_BWC);
702 CSR_2L_PXP_TXPLL_MMD_PREDIV_MODE);
704 CSR_2L_PXP_TXPLL_REFIN_DIV);
706 CSR_2L_PXP_TXPLL_VCO_HALFLSB_EN);
713 REG_PCIE_PMA_FORCE_DA_PXP_CDR_PR_IDAC,
714 PCIE_FORCE_SEL_DA_PXP_TXPLL_SDM_PCW);
716 REG_PCIE_PMA_FORCE_DA_PXP_CDR_PR_IDAC,
717 PCIE_FORCE_SEL_DA_PXP_TXPLL_SDM_PCW);
720 CSR_2L_PXP_TXPLL_SSC_PHASE_INI);
722 CSR_2L_PXP_TXPLL_LPF_BWR);
724 CSR_2L_PXP_TXPLL_REFIN_INTERNAL);
726 CSR_2L_PXP_TXPLL_VCO_KBAND_MEAS_EN);
728 CSR_2L_PXP_TXPLL_VTP_EN);
730 CSR_2L_PXP_TXPLL_PHY_CK1_EN);
732 CSR_2L_PXP_TXPLL_REFIN_INTERNAL);
734 CSR_2L_PXP_TXPLL_SSC_EN);
736 CSR_2L_PXP_TXPLL_LPF_SHCK_EN);
738 CSR_2L_PXP_TXPLL_POSTDIV_EN);
740 CSR_2L_PXP_TXPLL_KBAND_KFC);
750 CSR_2L_PXP_TXPLL_TCL_AMP_EN);
752 CSR_2L_PXP_TXPLL_TCL_LPF_EN);
754 REG_CSR_2L_TXPLL_TCL_KBAND_VREF,
759 REG_CSR_2L_TXPLL_TCL_AMP_VREF,
765 REG_PCIE_PMA_FORCE_DA_PXP_TXPLL_CKOUT,
766 PCIE_FORCE_SEL_DA_PXP_TXPLL_CKOUT_EN);
768 REG_PCIE_PMA_FORCE_DA_PXP_TXPLL_CKOUT,
769 PCIE_FORCE_DA_PXP_TXPLL_CKOUT_EN);
771 REG_PCIE_PMA_FORCE_DA_PXP_TXPLL_CKOUT,
772 PCIE_FORCE_SEL_DA_PXP_TXPLL_CKOUT_EN);
774 REG_PCIE_PMA_FORCE_DA_PXP_TXPLL_CKOUT,
775 PCIE_FORCE_DA_PXP_TXPLL_CKOUT_EN);
777 REG_PCIE_PMA_FORCE_DA_PXP_TXPLL_CKOUT,
778 PCIE_FORCE_SEL_DA_PXP_TXPLL_EN);
780 REG_PCIE_PMA_FORCE_DA_PXP_TXPLL_CKOUT,
781 PCIE_FORCE_DA_PXP_TXPLL_EN);
783 REG_PCIE_PMA_FORCE_DA_PXP_TXPLL_CKOUT,
784 PCIE_FORCE_SEL_DA_PXP_TXPLL_EN);
786 REG_PCIE_PMA_FORCE_DA_PXP_TXPLL_CKOUT,
787 PCIE_FORCE_DA_PXP_TXPLL_EN);
788 }
791 {
799 CSR_2L_PXP_JCPLL_SSC_PHASE_INI);
801 CSR_2L_PXP_JCPLL_SSC_EN);
803 CSR_2L_PXP_JCPLL_SDM_IFM);
805 CSR_2L_PXP_JCPLL_SDM_HREN);
807 CSR_2L_PXP_JCPLL_SDM_DI_EN);
809 CSR_2L_PXP_JCPLL_SSC_TRI_EN);
810 }
812 static void
814 {
816 CSR_2L_PXP_CDR0_PR_LDO_FORCE_ON);
840 CSR_2L_PXP_RX0_FE_VCM_GEN_PWDB);
843 REG_PCIE_PMA_FORCE_DA_PXP_RX_FE_GAIN_CTRL,
844 PCIE_FORCE_SEL_DA_PXP_RX_FE_PWDB);
846 REG_PCIE_PMA_FORCE_DA_PXP_RX_FE_GAIN_CTRL,
853 PCIE_DISB_RX_SDCAL_EN);
856 REG_PCIE_PMA_CTRL_SEQUENCE_FORCE_CTRL1,
857 PCIE_FORCE_RX_SDCAL_EN);
860 REG_PCIE_PMA_CTRL_SEQUENCE_FORCE_CTRL1,
861 PCIE_FORCE_RX_SDCAL_EN);
862 }
864 static void
866 {
868 CSR_2L_PXP_CDR1_PR_LDO_FORCE_ON);
892 CSR_2L_PXP_RX1_FE_VCM_GEN_PWDB);
895 REG_PCIE_PMA_FORCE_DA_PXP_RX_FE_GAIN_CTRL,
896 PCIE_FORCE_SEL_DA_PXP_RX_FE_PWDB);
898 REG_PCIE_PMA_FORCE_DA_PXP_RX_FE_GAIN_CTRL,
905 PCIE_DISB_RX_SDCAL_EN);
908 REG_PCIE_PMA_CTRL_SEQUENCE_FORCE_CTRL1,
909 PCIE_FORCE_RX_SDCAL_EN);
912 REG_PCIE_PMA_CTRL_SEQUENCE_FORCE_CTRL1,
913 PCIE_FORCE_RX_SDCAL_EN);
914 }
917 {
919 REG_PCIE_PMA_FORCE_DA_PXP_RX_SCAN_RST,
920 PCIE_FORCE_DA_PXP_RX_SIGDET_PWDB |
921 PCIE_FORCE_SEL_DA_PXP_RX_SIGDET_PWDB);
923 REG_PCIE_PMA_FORCE_DA_PXP_RX_SCAN_RST,
924 PCIE_FORCE_DA_PXP_RX_SIGDET_PWDB |
925 PCIE_FORCE_SEL_DA_PXP_RX_SIGDET_PWDB);
928 REG_PCIE_PMA_FORCE_DA_PXP_CDR_PD_PWDB,
929 PCIE_FORCE_DA_PXP_CDR_PD_PWDB |
930 PCIE_FORCE_SEL_DA_PXP_CDR_PD_PWDB);
932 REG_PCIE_PMA_FORCE_DA_PXP_RX_FE_PWDB,
933 PCIE_FORCE_DA_PXP_RX_FE_PWDB |
934 PCIE_FORCE_SEL_DA_PXP_RX_FE_PWDB);
936 REG_PCIE_PMA_FORCE_DA_PXP_CDR_PD_PWDB,
937 PCIE_FORCE_DA_PXP_CDR_PD_PWDB |
938 PCIE_FORCE_SEL_DA_PXP_CDR_PD_PWDB);
940 REG_PCIE_PMA_FORCE_DA_PXP_RX_FE_PWDB,
941 PCIE_FORCE_DA_PXP_RX_FE_PWDB |
942 PCIE_FORCE_SEL_DA_PXP_RX_FE_PWDB);
945 CSR_2L_PXP_RX0_PHYCK_RSTB |
946 CSR_2L_PXP_RX0_TDC_CK_SEL);
948 CSR_2L_PXP_RX1_PHYCK_RSTB |
949 CSR_2L_PXP_RX1_TDC_CK_SEL);
954 PCIE_SW_TX_FIFO_RST);
958 PCIE_SW_TX_FIFO_RST);
961 CSR_2L_PXP_RX0_FE_VB_EQ2_EN |
962 CSR_2L_PXP_RX0_FE_VB_EQ3_EN);
964 CSR_2L_PXP_RX0_FE_VB_EQ1_EN);
966 CSR_2L_PXP_RX1_FE_VB_EQ1_EN |
967 CSR_2L_PXP_RX1_FE_VB_EQ2_EN |
968 CSR_2L_PXP_RX1_FE_VB_EQ3_EN);
978 }
981 {
988 CSR_2L_PXP_CDR0_PR_CKREF_DIV);
990 CSR_2L_PXP_CDR0_PR_CKREF_DIV1);
993 REG_CSR_2L_CDR1_PR_VREG_IBAND_VAL,
996 REG_CSR_2L_CDR1_PR_VREG_IBAND_VAL,
1000 CSR_2L_PXP_CDR1_PR_CKREF_DIV);
1002 CSR_2L_PXP_CDR1_PR_CKREF_DIV1);
1017 }
1020 {
1022 CSR_2L_PXP_TX0_CKLDO_EN);
1024 CSR_2L_PXP_TX1_CKLDO_EN);
1027 CSR_2L_PXP_TX0_DMEDGEGEN_EN);
1029 CSR_2L_PXP_TX1_DMEDGEGEN_EN);
1031 CSR_2L_PXP_TX1_MULTLANE_EN);
1032 }
1035 {
1047 CSR_2L_PXP_CDR0_PR_MONCK_ENABLE);
1051 REG_CSR_2L_PXP_RX0_OSCAL_CTLE1IOS,
1054 REG_CSR_2L_PXP_RX0_OSCA_VGA1VOS,
1057 REG_CSR_2L_PXP_RX0_OSCA_VGA1VOS,
1072 CSR_2L_PXP_CDR1_PR_MONCK_ENABLE);
1081 }
1084 {
1093 PCIE_FORCE_PMA_RX_SPEED);
1095 PCIE_FORCE_PMA_RX_SPEED);
1100 }
1102 /**
1103 * airoha_pcie_phy_init() - Initialize the phy
1104 * @phy: the phy to be initialized
1105 *
1106 * Initialize the phy registers.
1107 * The hardware settings will be reset during suspend, it should be
1108 * reinitialized when the consumer calls phy_init() again on resume.
1109 */
1111 {
1113 u32 val;
1115 /* Setup Tx-Rx detection time */
1123 /* Setup Rx AEQ training time */
1129 /* enable load FLL-K flow */
1131 PCIE_FLL_LOAD_EN);
1133 PCIE_FLL_LOAD_EN);
1142 /* phase 1, no ssc for K TXPLL */
1147 /* TX PLL settings */
1152 /* SSC JCPLL setting */
1157 /* Rx lan0 signal detect */
1159 /* Rx lan1 signal detect */
1161 /* RX FLOW */
1167 /* TX FLOW */
1171 /* RX mode setting */
1173 /* Load K-Flow */
1176 PCIE_DA_XPON_CDR_PR_PWDB);
1178 PCIE_DA_XPON_CDR_PR_PWDB);
1183 PCIE_DA_XPON_CDR_PR_PWDB);
1185 PCIE_DA_XPON_CDR_PR_PWDB);
1187 /* Wait for the PCIe PHY to complete initialization before returning */
1191 }
1194 {
1198 PCIE_PMA_SW_RST);
1200 PCIE_PMA_SW_RST);
1202 CSR_2L_PXP_JCPLL_SSC_PHASE_INI |
1203 CSR_2L_PXP_JCPLL_SSC_TRI_EN |
1204 CSR_2L_PXP_JCPLL_SSC_EN);
1207 }
1213 };
1216 {
1271 }
1276 };
1284 },
1285 };