1 /* SPDX-License-Identifier: GPL-2.0
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8 /************************************
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10 ** DO NOT EDIT BELOW **
11 ************************************/
13 #ifndef ASIC_REG_PCIE_WRAP_REGS_H_
14 #define ASIC_REG_PCIE_WRAP_REGS_H_
17 *****************************************
18 * PCIE_WRAP (Prototype: PCIE_WRAP)
19 *****************************************
22 #define mmPCIE_WRAP_PHY_RST_N 0xC01300
24 #define mmPCIE_WRAP_OUTSTAND_TRANS 0xC01400
26 #define mmPCIE_WRAP_MASK_REQ 0xC01404
28 #define mmPCIE_WRAP_IND_AWADDR_L 0xC01500
30 #define mmPCIE_WRAP_IND_AWADDR_H 0xC01504
32 #define mmPCIE_WRAP_IND_AWLEN 0xC01508
34 #define mmPCIE_WRAP_IND_AWSIZE 0xC0150C
36 #define mmPCIE_WRAP_IND_AWBURST 0xC01510
38 #define mmPCIE_WRAP_IND_AWLOCK 0xC01514
40 #define mmPCIE_WRAP_IND_AWCACHE 0xC01518
42 #define mmPCIE_WRAP_IND_AWPROT 0xC0151C
44 #define mmPCIE_WRAP_IND_AWVALID 0xC01520
46 #define mmPCIE_WRAP_IND_WDATA_0 0xC01524
48 #define mmPCIE_WRAP_IND_WDATA_1 0xC01528
50 #define mmPCIE_WRAP_IND_WDATA_2 0xC0152C
52 #define mmPCIE_WRAP_IND_WDATA_3 0xC01530
54 #define mmPCIE_WRAP_IND_WSTRB 0xC01544
56 #define mmPCIE_WRAP_IND_WLAST 0xC01548
58 #define mmPCIE_WRAP_IND_WVALID 0xC0154C
60 #define mmPCIE_WRAP_IND_BRESP 0xC01550
62 #define mmPCIE_WRAP_IND_BVALID 0xC01554
64 #define mmPCIE_WRAP_IND_ARADDR_0 0xC01558
66 #define mmPCIE_WRAP_IND_ARADDR_1 0xC0155C
68 #define mmPCIE_WRAP_IND_ARLEN 0xC01560
70 #define mmPCIE_WRAP_IND_ARSIZE 0xC01564
72 #define mmPCIE_WRAP_IND_ARBURST 0xC01568
74 #define mmPCIE_WRAP_IND_ARLOCK 0xC0156C
76 #define mmPCIE_WRAP_IND_ARCACHE 0xC01570
78 #define mmPCIE_WRAP_IND_ARPROT 0xC01574
80 #define mmPCIE_WRAP_IND_ARVALID 0xC01578
82 #define mmPCIE_WRAP_IND_RDATA_0 0xC0157C
84 #define mmPCIE_WRAP_IND_RDATA_1 0xC01580
86 #define mmPCIE_WRAP_IND_RDATA_2 0xC01584
88 #define mmPCIE_WRAP_IND_RDATA_3 0xC01588
90 #define mmPCIE_WRAP_IND_RLAST 0xC0159C
92 #define mmPCIE_WRAP_IND_RRESP 0xC015A0
94 #define mmPCIE_WRAP_IND_RVALID 0xC015A4
96 #define mmPCIE_WRAP_IND_AWMISC_INFO 0xC015A8
98 #define mmPCIE_WRAP_IND_AWMISC_INFO_HDR_34DW_0 0xC015AC
100 #define mmPCIE_WRAP_IND_AWMISC_INFO_HDR_34DW_1 0xC015B0
102 #define mmPCIE_WRAP_IND_AWMISC_INFO_P_TAG 0xC015B4
104 #define mmPCIE_WRAP_IND_AWMISC_INFO_ATU_BYPAS 0xC015B8
106 #define mmPCIE_WRAP_IND_AWMISC_INFO_FUNC_NUM 0xC015BC
108 #define mmPCIE_WRAP_IND_AWMISC_INFO_VFUNC_ACT 0xC015C0
110 #define mmPCIE_WRAP_IND_AWMISC_INFO_VFUNC_NUM 0xC015C4
112 #define mmPCIE_WRAP_IND_AWMISC_INFO_TLPPRFX 0xC015C8
114 #define mmPCIE_WRAP_IND_ARMISC_INFO 0xC015CC
116 #define mmPCIE_WRAP_IND_ARMISC_INFO_TLPPRFX 0xC015D0
118 #define mmPCIE_WRAP_IND_ARMISC_INFO_ATU_BYP 0xC015D4
120 #define mmPCIE_WRAP_IND_ARMISC_INFO_FUNC_NUM 0xC015D8
122 #define mmPCIE_WRAP_IND_ARMISC_INFO_VFUNC_ACT 0xC015DC
124 #define mmPCIE_WRAP_IND_ARMISC_INFO_VFUNC_NUM 0xC015E0
126 #define mmPCIE_WRAP_SLV_AWMISC_INFO 0xC01800
128 #define mmPCIE_WRAP_SLV_AWMISC_INFO_HDR_34DW_0 0xC01804
130 #define mmPCIE_WRAP_SLV_AWMISC_INFO_HDR_34DW_1 0xC01808
132 #define mmPCIE_WRAP_SLV_AWMISC_INFO_P_TAG 0xC0180C
134 #define mmPCIE_WRAP_SLV_AWMISC_INFO_ATU_BYPAS 0xC01810
136 #define mmPCIE_WRAP_SLV_AWMISC_INFO_FUNC_NUM 0xC01814
138 #define mmPCIE_WRAP_SLV_AWMISC_INFO_VFUNC_ACT 0xC01818
140 #define mmPCIE_WRAP_SLV_AWMISC_INFO_VFUNC_NUM 0xC0181C
142 #define mmPCIE_WRAP_SLV_AWMISC_INFO_TLPPRFX 0xC01820
144 #define mmPCIE_WRAP_SLV_ARMISC_INFO 0xC01824
146 #define mmPCIE_WRAP_SLV_ARMISC_INFO_TLPPRFX 0xC01828
148 #define mmPCIE_WRAP_SLV_ARMISC_INFO_ATU_BYP 0xC0182C
150 #define mmPCIE_WRAP_SLV_ARMISC_INFO_FUNC_NUM 0xC01830
152 #define mmPCIE_WRAP_SLV_ARMISC_INFO_VFUNC_ACT 0xC01834
154 #define mmPCIE_WRAP_SLV_ARMISC_INFO_VFUNC_NUM 0xC01838
156 #define mmPCIE_WRAP_MAX_QID 0xC01900
158 #define mmPCIE_WRAP_DB_BASE_ADDR_L_0 0xC01910
160 #define mmPCIE_WRAP_DB_BASE_ADDR_L_1 0xC01914
162 #define mmPCIE_WRAP_DB_BASE_ADDR_L_2 0xC01918
164 #define mmPCIE_WRAP_DB_BASE_ADDR_L_3 0xC0191C
166 #define mmPCIE_WRAP_DB_BASE_ADDR_H_0 0xC01920
168 #define mmPCIE_WRAP_DB_BASE_ADDR_H_1 0xC01924
170 #define mmPCIE_WRAP_DB_BASE_ADDR_H_2 0xC01928
172 #define mmPCIE_WRAP_DB_BASE_ADDR_H_3 0xC0192C
174 #define mmPCIE_WRAP_DB_MASK 0xC01940
176 #define mmPCIE_WRAP_SQ_BASE_ADDR_H 0xC01A00
178 #define mmPCIE_WRAP_SQ_BASE_ADDR_L 0xC01A04
180 #define mmPCIE_WRAP_SQ_STRIDE_ACCRESS 0xC01A08
182 #define mmPCIE_WRAP_SQ_POP_CMD 0xC01A10
184 #define mmPCIE_WRAP_SQ_POP_DATA 0xC01A14
186 #define mmPCIE_WRAP_DB_INTR_0 0xC01A20
188 #define mmPCIE_WRAP_DB_INTR_1 0xC01A24
190 #define mmPCIE_WRAP_DB_INTR_2 0xC01A28
192 #define mmPCIE_WRAP_DB_INTR_3 0xC01A2C
194 #define mmPCIE_WRAP_DB_INTR_4 0xC01A30
196 #define mmPCIE_WRAP_DB_INTR_5 0xC01A34
198 #define mmPCIE_WRAP_DB_INTR_6 0xC01A38
200 #define mmPCIE_WRAP_DB_INTR_7 0xC01A3C
202 #define mmPCIE_WRAP_MMU_BYPASS_DMA 0xC01A80
204 #define mmPCIE_WRAP_MMU_BYPASS_NON_DMA 0xC01A84
206 #define mmPCIE_WRAP_ASID_NON_DMA 0xC01A90
208 #define mmPCIE_WRAP_ASID_DMA_0 0xC01AA0
210 #define mmPCIE_WRAP_ASID_DMA_1 0xC01AA4
212 #define mmPCIE_WRAP_ASID_DMA_2 0xC01AA8
214 #define mmPCIE_WRAP_ASID_DMA_3 0xC01AAC
216 #define mmPCIE_WRAP_ASID_DMA_4 0xC01AB0
218 #define mmPCIE_WRAP_ASID_DMA_5 0xC01AB4
220 #define mmPCIE_WRAP_ASID_DMA_6 0xC01AB8
222 #define mmPCIE_WRAP_ASID_DMA_7 0xC01ABC
224 #define mmPCIE_WRAP_CPU_HOT_RST 0xC01AE0
226 #define mmPCIE_WRAP_AXI_PROT_OVR 0xC01AE4
228 #define mmPCIE_WRAP_CACHE_OVR 0xC01B00
230 #define mmPCIE_WRAP_LOCK_OVR 0xC01B04
232 #define mmPCIE_WRAP_PROT_OVR 0xC01B08
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236 #define mmPCIE_WRAP_AWUSER_OVR 0xC01B10
238 #define mmPCIE_WRAP_ARUSER_OVR_EN 0xC01B14
240 #define mmPCIE_WRAP_AWUSER_OVR_EN 0xC01B18
242 #define mmPCIE_WRAP_MAX_OUTSTAND 0xC01B20
244 #define mmPCIE_WRAP_MST_IN 0xC01B24
246 #define mmPCIE_WRAP_RSP_OK 0xC01B28
248 #define mmPCIE_WRAP_LBW_CACHE_OVR 0xC01B40
250 #define mmPCIE_WRAP_LBW_LOCK_OVR 0xC01B44
252 #define mmPCIE_WRAP_LBW_PROT_OVR 0xC01B48
254 #define mmPCIE_WRAP_LBW_ARUSER_OVR 0xC01B4C
256 #define mmPCIE_WRAP_LBW_AWUSER_OVR 0xC01B50
258 #define mmPCIE_WRAP_LBW_ARUSER_OVR_EN 0xC01B58
260 #define mmPCIE_WRAP_LBW_AWUSER_OVR_EN 0xC01B5C
262 #define mmPCIE_WRAP_LBW_MAX_OUTSTAND 0xC01B60
264 #define mmPCIE_WRAP_LBW_MST_IN 0xC01B64
266 #define mmPCIE_WRAP_LBW_RSP_OK 0xC01B68
268 #define mmPCIE_WRAP_QUEUE_INIT 0xC01C00
270 #define mmPCIE_WRAP_AXI_SPLIT_INTR_0 0xC01C10
272 #define mmPCIE_WRAP_AXI_SPLIT_INTR_1 0xC01C14
274 #define mmPCIE_WRAP_DB_AWUSER 0xC01D00
276 #define mmPCIE_WRAP_DB_ARUSER 0xC01D04
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282 #define mmPCIE_WRAP_PSOC_AWUSER 0xC01D10
284 #define mmPCIE_WRAP_PSOC_ARUSER 0xC01D14
286 #define mmPCIE_WRAP_SCH_Q_AWUSER 0xC01D18
288 #define mmPCIE_WRAP_SCH_Q_ARUSER 0xC01D1C
290 #define mmPCIE_WRAP_PSOC2PCI_AWUSER 0xC01D40
292 #define mmPCIE_WRAP_PSOC2PCI_ARUSER 0xC01D44
294 #define mmPCIE_WRAP_DRAIN_TIMEOUT 0xC01D50
296 #define mmPCIE_WRAP_DRAIN_CFG 0xC01D54
298 #define mmPCIE_WRAP_DB_AXI_ERR 0xC01DE0
300 #define mmPCIE_WRAP_SPMU_INTR 0xC01DE4
302 #define mmPCIE_WRAP_AXI_INTR 0xC01DE8
304 #define mmPCIE_WRAP_E2E_CTRL 0xC01DF0
306 #endif /* ASIC_REG_PCIE_WRAP_REGS_H_ */