drivers/phy/qualcomm/phy-qcom-qmp-pcs-pcie-v6_30.h

   1 /* SPDX-License-Identifier: GPL-2.0 */
   2 /*
   3  * Copyright (c) 2024 Qualcomm Innovation Center. All rights reserved.
   4  */
   5
   6 #ifndef QCOM_PHY_QMP_PCS_PCIE_V6_30_H_
   7 #define QCOM_PHY_QMP_PCS_PCIE_V6_30_H_
   8
   9 /* Only for QMP V6_30 PHY - PCIE have different offsets than V6 */
  10 #define QPHY_PCIE_V6_30_PCS_POWER_STATE_CONFIG2         0x014
  11 #define QPHY_PCIE_V6_30_PCS_TX_RX_CONFIG                0x020
  12 #define QPHY_PCIE_V6_30_PCS_ENDPOINT_REFCLK_DRIVE       0x024
  13 #define QPHY_PCIE_V6_30_PCS_OSC_DTCT_ACTIONS            0x098
  14 #define QPHY_PCIE_V6_30_PCS_EQ_CONFIG1                  0x0a8
  15 #define QPHY_PCIE_V6_30_PCS_G3_RXEQEVAL_TIME            0x0f8
  16 #define QPHY_PCIE_V6_30_PCS_G4_RXEQEVAL_TIME            0x0fc
  17 #define QPHY_PCIE_V6_30_PCS_G4_EQ_CONFIG5               0x110
  18 #define QPHY_PCIE_V6_30_PCS_G4_PRE_GAIN                 0x164
  19 #define QPHY_PCIE_V6_30_PCS_RX_MARGINING_CONFIG1        0x184
  20 #define QPHY_PCIE_V6_30_PCS_RX_MARGINING_CONFIG3        0x18c
  21 #define QPHY_PCIE_V6_30_PCS_RX_MARGINING_CONFIG5        0x194
  22 #define QPHY_PCIE_V6_30_PCS_G3_FOM_EQ_CONFIG5           0x1b4
  23 #define QPHY_PCIE_V6_30_PCS_G4_FOM_EQ_CONFIG5           0x1c8
  24
  25 #endif