gnetlist-legacy/tests/common/JD-verilog.out

   1 /* structural Verilog generated by gnetlist */
   2 /* WARNING: This is a generated file, edits */
   3 /*        made here will be lost next time  */
   4 /*        you run gnetlist!                 */
   5 /* Id ..........$Id$ */
   6 /* Source.......$Source$ */
   7 /* Revision.....$Revision$ */
   8 /* Author.......$Author$ */
   9
  10 module \not found  (
  11
  12       );
  13
  14 /* Port directions begin here */
  15
  16
  17 /* Wires from the design */
  18 wire Vdd1 ;
  19 wire GND ;
  20 wire LVH ;
  21 wire i ;
  22 wire p ;
  23 wire m ;
  24
  25 /* continuous assignments */
  26
  27 /* Package instantiations */
  28 model A1 (     );
  29
  30 CAPACITOR Cm (
  31     .\1  ( m ),
  32     .\2  ( GND )
  33     );
  34
  35 CAPACITOR Cp (
  36     .\1  ( p ),
  37     .\2  ( GND )
  38     );
  39
  40 RESISTOR Rlp (
  41     .\2  ( Vdd1 ),
  42     .\1  ( p )
  43     );
  44
  45 RESISTOR Rlm (
  46     .\2  ( GND ),
  47     .\1  ( m )
  48     );
  49
  50 VOLTAGE_SOURCE Vdd (
  51     .\1  ( Vdd1 ),
  52     .\2  ( GND )
  53     );
  54
  55 vpulse V1 (
  56     .\1  ( i ),
  57     .\2  ( GND )
  58     );
  59
  60 RESISTOR Rt (
  61     .\2  ( m ),
  62     .\1  ( p )
  63     );
  64
  65 RESISTOR Rb (
  66     .\2  ( LVH ),
  67     .\1  ( GND )
  68     );
  69
  70 PMOS_TRANSISTOR M1 (
  71     .S ( Vdd1 ),
  72     .B ( Vdd1 ),
  73     .D ( LVH ),
  74     .G ( LVH )
  75     );
  76
  77 LVD X1 (
  78     .\4  ( m ),
  79     .\5  ( p ),
  80     .\1  ( i ),
  81     .\3  ( LVH ),
  82     .\2  ( GND ),
  83     .\6  ( Vdd1 ),
  84     .\7  ( GND )
  85     );
  86
  87 endmodule