gnetlist-legacy/tests/common/JD-vhdl.out

   1 -- Structural VHDL generated by gnetlist
   2 -- Context clause
   3 library IEEE;
   4 use IEEE.Std_Logic_1164.all;
   5 -- Entity declaration
   6
   7 ENTITY not found IS
   8 END not found;
   9
  10
  11 -- Secondary unit
  12 ARCHITECTURE netlist OF not found IS
  13     COMPONENT LVD
  14     END COMPONENT ;
  15
  16     COMPONENT PMOS_TRANSISTOR
  17     END COMPONENT ;
  18
  19     COMPONENT RESISTOR
  20     END COMPONENT ;
  21
  22     COMPONENT vpulse
  23     END COMPONENT ;
  24
  25     COMPONENT VOLTAGE_SOURCE
  26     END COMPONENT ;
  27
  28     COMPONENT CAPACITOR
  29     END COMPONENT ;
  30
  31     COMPONENT model
  32     END COMPONENT ;
  33
  34     SIGNAL Vdd1 : Std_Logic;
  35     SIGNAL GND : Std_Logic;
  36     SIGNAL LVH : Std_Logic;
  37     SIGNAL i : Std_Logic;
  38     SIGNAL p : Std_Logic;
  39     SIGNAL m : Std_Logic;
  40 BEGIN
  41 -- Architecture statement part
  42     A1 : model
  43 ;
  44
  45     Cm : CAPACITOR
  46     PORT MAP (
  47         1 => m,
  48         2 => GND);
  49
  50     Cp : CAPACITOR
  51     PORT MAP (
  52         1 => p,
  53         2 => GND);
  54
  55     Rlp : RESISTOR
  56     PORT MAP (
  57         2 => Vdd1,
  58         1 => p);
  59
  60     Rlm : RESISTOR
  61     PORT MAP (
  62         2 => GND,
  63         1 => m);
  64
  65     Vdd : VOLTAGE_SOURCE
  66     PORT MAP (
  67         1 => Vdd1,
  68         2 => GND);
  69
  70     V1 : vpulse
  71     PORT MAP (
  72         1 => i,
  73         2 => GND);
  74
  75     Rt : RESISTOR
  76     PORT MAP (
  77         2 => m,
  78         1 => p);
  79
  80     Rb : RESISTOR
  81     PORT MAP (
  82         2 => LVH,
  83         1 => GND);
  84
  85     M1 : PMOS_TRANSISTOR
  86     PORT MAP (
  87         S => Vdd1,
  88         B => Vdd1,
  89         D => LVH,
  90         G => LVH);
  91
  92     X1 : LVD
  93     PORT MAP (
  94         4 => m,
  95         5 => p,
  96         1 => i,
  97         3 => LVH,
  98         2 => GND,
  99         6 => Vdd1,
 100         7 => GND);
 101
 102 -- Signal assignment part
 103 END netlist;