gnetlist-legacy/tests/common/SlottedOpamps-verilog.out

   1 /* structural Verilog generated by gnetlist */
   2 /* WARNING: This is a generated file, edits */
   3 /*        made here will be lost next time  */
   4 /*        you run gnetlist!                 */
   5 /* Id ..........$Id$ */
   6 /* Source.......$Source$ */
   7 /* Revision.....$Revision$ */
   8 /* Author.......$Author$ */
   9
  10 module \not found  (
  11
  12       );
  13
  14 /* Port directions begin here */
  15
  16
  17 /* Wires from the design */
  18 wire minusin_slot4_pin13_b ;
  19 wire plusin_slot4_pin12_a ;
  20 wire minusin_slot3_pin_b ;
  21 wire plusin_slot3_pin10_a ;
  22 wire minusin_slot2_pin6_b ;
  23 wire plusin_slot2_pin5_a ;
  24 wire samenet_output_c ;
  25 wire minusin_slot1_pin_b ;
  26 wire plusin_slot1_pin3_a ;
  27
  28 /* continuous assignments */
  29
  30 /* Package instantiations */
  31 LM324 U1 (
  32     .\3  ( plusin_slot1_pin3_a ),
  33     .\2  ( minusin_slot1_pin_b ),
  34     .\1  ( samenet_output_c ),
  35     .\5  ( plusin_slot2_pin5_a ),
  36     .\6  ( minusin_slot2_pin6_b ),
  37     .\7  ( samenet_output_c ),
  38     .\10  ( plusin_slot3_pin10_a ),
  39     .\9  ( minusin_slot3_pin_b ),
  40     .\8  ( samenet_output_c ),
  41     .\12  ( plusin_slot4_pin12_a ),
  42     .\13  ( minusin_slot4_pin13_b ),
  43     .\14  ( samenet_output_c )
  44     );
  45
  46 endmodule