gnetlist-legacy/tests/common/SlottedOpamps-vhdl.out

   1 -- Structural VHDL generated by gnetlist
   2 -- Context clause
   3 library IEEE;
   4 use IEEE.Std_Logic_1164.all;
   5 -- Entity declaration
   6
   7 ENTITY not found IS
   8 END not found;
   9
  10
  11 -- Secondary unit
  12 ARCHITECTURE netlist OF not found IS
  13     COMPONENT LM324
  14     END COMPONENT ;
  15
  16     SIGNAL minusin_slot4_pin13_b : Std_Logic;
  17     SIGNAL plusin_slot4_pin12_a : Std_Logic;
  18     SIGNAL minusin_slot3_pin_b : Std_Logic;
  19     SIGNAL plusin_slot3_pin10_a : Std_Logic;
  20     SIGNAL minusin_slot2_pin6_b : Std_Logic;
  21     SIGNAL plusin_slot2_pin5_a : Std_Logic;
  22     SIGNAL samenet_output_c : Std_Logic;
  23     SIGNAL minusin_slot1_pin_b : Std_Logic;
  24     SIGNAL plusin_slot1_pin3_a : Std_Logic;
  25 BEGIN
  26 -- Architecture statement part
  27     U1 : LM324
  28     PORT MAP (
  29         3 => plusin_slot1_pin3_a,
  30         2 => minusin_slot1_pin_b,
  31         1 => samenet_output_c,
  32         5 => plusin_slot2_pin5_a,
  33         6 => minusin_slot2_pin6_b,
  34         7 => samenet_output_c,
  35         10 => plusin_slot3_pin10_a,
  36         9 => minusin_slot3_pin_b,
  37         8 => samenet_output_c,
  38         12 => plusin_slot4_pin12_a,
  39         13 => minusin_slot4_pin13_b,
  40         14 => samenet_output_c);
  41
  42 -- Signal assignment part
  43 END netlist;