gnetlist-legacy/tests/common/powersupply-verilog.out

   1 /* structural Verilog generated by gnetlist */
   2 /* WARNING: This is a generated file, edits */
   3 /*        made here will be lost next time  */
   4 /*        you run gnetlist!                 */
   5 /* Id ..........$Id$ */
   6 /* Source.......$Source$ */
   7 /* Revision.....$Revision$ */
   8 /* Author.......$Author$ */
   9
  10 module \not found  (
  11
  12       );
  13
  14 /* Port directions begin here */
  15
  16
  17 /* Wires from the design */
  18 wire ten ;
  19 wire eleven ;
  20 wire GND ;
  21 wire one ;
  22 wire five ;
  23 wire three ;
  24 wire two ;
  25 wire six ;
  26 wire seven ;
  27 wire nine ;
  28 wire eight ;
  29
  30 /* continuous assignments */
  31
  32 /* Package instantiations */
  33 LM317 U2 (
  34     .\2  ( eleven ),
  35     .\3  ( eight ),
  36     .\1  ( ten )
  37     );
  38
  39 POLARIZED_CAPACITOR C4 (
  40     .\1  ( eleven ),
  41     .\2  ( nine )
  42     );
  43
  44 POLARIZED_CAPACITOR C3 (
  45     .\1  ( ten ),
  46     .\2  ( nine )
  47     );
  48
  49 VARIABLE_RESISTOR R1 (
  50     .\3  ( nine ),
  51     .\2  ( ten ),
  52     .\1  ( nine )
  53     );
  54
  55 POLARIZED_CAPACITOR C2 (
  56     .\1  ( eight ),
  57     .\2  ( nine )
  58     );
  59
  60 RESISTOR R2 (
  61     .\2  ( eleven ),
  62     .\1  ( ten )
  63     );
  64
  65 POLARIZED_CAPACITOR C1 (
  66     .\1  ( eight ),
  67     .\2  ( nine )
  68     );
  69
  70 SPST S1 (
  71     .\2  ( two ),
  72     .\1  ( one )
  73     );
  74
  75 MAINS_CONNECTOR CONN1 (
  76     .\1  ( one ),
  77     .\2  ( five ),
  78     .\3  ( GND )
  79     );
  80
  81 transformer T1 (
  82     .\2  ( five ),
  83     .\1  ( three ),
  84     .\4  ( seven ),
  85     .\3  ( six )
  86     );
  87
  88 FUSE F1 (
  89     .\1  ( two ),
  90     .\2  ( three )
  91     );
  92
  93 \DIODE-BRIDGE  U1 (
  94     .\1  ( eight ),
  95     .\2  ( nine ),
  96     .\3  ( seven ),
  97     .\4  ( six )
  98     );
  99
 100 endmodule