gnetlist-legacy/tests/common/JD-vams.out

   1 -- Structural VAMS generated by gnetlist
   2 -- Secondary unit
   3
   4 ARCHITECTURE default_architecture OF default_entity IS
   5         unknown Vdd1    :  unknown;
   6         unknown GND     :  unknown;
   7         unknown LVH     :  unknown;
   8         unknown i       :  unknown;
   9         unknown p       :  unknown;
  10         unknown m       :  unknown;
  11 BEGIN
  12 -- Architecture statement part
  13
  14   A1 : ENTITY model
  15         GENERIC MAP (
  16                         file => ./openIP_5.cir,
  17                         model-name => unknown_LVD,
  18                         device => model)
  19 ;
  20
  21   Cm : ENTITY CAPACITOR
  22         GENERIC MAP (
  23                         device => CAPACITOR,
  24                         value => 20p,
  25                         symversion => 0.1)
  26         PORT MAP (      1 => m,
  27                         2 => GND);
  28
  29   Cp : ENTITY CAPACITOR
  30         GENERIC MAP (
  31                         value => 20p,
  32                         symversion => 0.1)
  33         PORT MAP (      1 => p,
  34                         2 => GND);
  35
  36   Rlp : ENTITY RESISTOR
  37         GENERIC MAP (
  38                         value => 1meg)
  39         PORT MAP (      2 => Vdd1,
  40                         1 => p);
  41
  42   Rlm : ENTITY RESISTOR
  43         GENERIC MAP (
  44                         value => 500k)
  45         PORT MAP (      2 => GND,
  46                         1 => m);
  47
  48   Vdd : ENTITY VOLTAGE_SOURCE
  49         GENERIC MAP (
  50                         value => DC 3.3V)
  51         PORT MAP (      1 => Vdd1,
  52                         2 => GND);
  53
  54   V1 : ENTITY vpulse
  55         GENERIC MAP (
  56                         value => pulse 3.3 0 1u 10p 10p 1.25u 2.5u)
  57         PORT MAP (      1 => i,
  58                         2 => GND);
  59
  60   Rt : ENTITY RESISTOR
  61         GENERIC MAP (
  62                         value => 1k)
  63         PORT MAP (      2 => m,
  64                         1 => p);
  65
  66   Rb : ENTITY RESISTOR
  67         GENERIC MAP (
  68                         device => RESISTOR,
  69                         value => 5.6k)
  70         PORT MAP (      2 => LVH,
  71                         1 => GND);
  72
  73   M1 : ENTITY PMOS_TRANSISTOR
  74         GENERIC MAP (
  75                         m => 36,
  76                         l => 3u,
  77                         w => 3u,
  78                         model-name => pch)
  79         PORT MAP (      S => Vdd1,
  80                         B => Vdd1,
  81                         D => LVH,
  82                         G => LVH);
  83
  84   X1 : ENTITY LVD
  85         GENERIC MAP (
  86                         model-name => unknown_LVD)
  87         PORT MAP (      4 => m,
  88                         5 => p,
  89                         1 => i,
  90                         3 => LVH,
  91                         2 => GND,
  92                         6 => Vdd1,
  93                         7 => GND);
  94 END ARCHITECTURE default_architecture;