gnetlist-legacy/tests/common/multiequal-verilog.out

   1 /* structural Verilog generated by gnetlist */
   2 /* WARNING: This is a generated file, edits */
   3 /*        made here will be lost next time  */
   4 /*        you run gnetlist!                 */
   5 /* Id ..........$Id$ */
   6 /* Source.......$Source$ */
   7 /* Revision.....$Revision$ */
   8 /* Author.......$Author$ */
   9
  10 module \not found  (
  11
  12       );
  13
  14 /* Port directions begin here */
  15
  16
  17 /* Wires from the design */
  18 wire GND ;
  19 wire unnamed_net1 ;
  20
  21 /* continuous assignments */
  22
  23 /* Package instantiations */
  24 VOLTAGE_SOURCE V1 (
  25     .\1  ( unnamed_net1 ),
  26     .\2  ( GND )
  27     );
  28
  29 RESISTOR R1 (
  30     .\2  ( unnamed_net1 ),
  31     .\1  ( GND )
  32     );
  33
  34 options A1 (     );
  35
  36 endmodule