symbols/verilog/and7-1.sym

   1 v 20031231 1
   2 L 300 1000 700 1000 3 0 0 0 -1 -1
   3 L 300 400 700 400 3 0 0 0 -1 -1
   4 L 300 400 300 1000 3 0 0 0 -1 -1
   5 A 700 700 300 270 180 3 0 0 0 -1 -1
   6 L 300 1000 300 1400 3 0 0 0 -1 -1
   7 L 300 400 300 0 3 0 0 0 -1 -1
   8 P 1000 700 1300 700 1 0 1
   9 {
  10 T 1000 700 5 8 0 0 0 0 1
  11 pinnumber=OUT
  12 T 1000 700 5 8 0 0 0 0 1
  13 pinseq=1
  14 }
  15 P 300 100 0 100 1 0 1
  16 {
  17 T 300 100 5 8 0 0 0 0 1
  18 pinnumber=IN0
  19 T 300 100 5 8 0 0 0 0 1
  20 pinseq=2
  21 }
  22 P 300 300 0 300 1 0 1
  23 {
  24 T 300 300 5 8 0 0 0 0 1
  25 pinnumber=IN1
  26 T 300 300 5 8 0 0 0 0 1
  27 pinseq=3
  28 }
  29 P 300 500 0 500 1 0 1
  30 {
  31 T 300 500 5 8 0 0 0 0 1
  32 pinnumber=IN2
  33 T 300 500 5 8 0 0 0 0 1
  34 pinseq=4
  35 }
  36 P 300 700 0 700 1 0 1
  37 {
  38 T 300 700 5 8 0 0 0 0 1
  39 pinnumber=IN3
  40 T 300 700 5 8 0 0 0 0 1
  41 pinseq=5
  42 }
  43 P 300 900 0 900 1 0 1
  44 {
  45 T 300 900 5 8 0 0 0 0 1
  46 pinnumber=IN4
  47 T 300 900 5 8 0 0 0 0 1
  48 pinseq=6
  49 }
  50 P 300 1100 0 1100 1 0 1
  51 {
  52 T 300 1100 5 8 0 0 0 0 1
  53 pinnumber=IN5
  54 T 300 1100 5 8 0 0 0 0 1
  55 pinseq=7
  56 }
  57 P 300 1300 0 1300 1 0 1
  58 {
  59 T 300 1300 5 8 0 0 0 0 1
  60 pinnumber=IN6
  61 T 300 1300 5 8 0 0 0 0 1
  62 pinseq=8
  63 }
  64 T 400 300 5 10 1 1 0 2 1
  65 refdes=U?
  66 T 400 100 5 8 0 0 0 0 1
  67 device=and
  68 T 400 200 5 8 0 0 0 0 1
  69 VERILOG_PORTS=POSITIONAL