symbols/verilog/test_verilog.sym

   1 v 20031231 1
   2 B 300 300 1200 600 3 0 0 0 -1 -1 0 0 -1 -1 -1 -1
   3 T 1700 775 5 10 0 0 0 0 1
   4 device=TEST
   5 T 300 950 9 10 1 0 0 0 1
   6 TEST
   7 T 350 550 9 8 1 0 0 0 1
   8 INPUT
   9 P 300 600 0 600 1 0 1
  10 {
  11 T -280 650 5 8 1 1 0 0 1
  12 pinnumber=INPUT
  13 T -280 650 5 8 0 0 0 0 1
  14 pinseq=1
  15 }
  16 T 874 550 9 8 1 0 0 0 1
  17 OUTPUT
  18 V 1550 600 50 6 0 0 0 -1 -1 0 0 -1 -1 -1 -1
  19 P 1600 600 1800 600 1 0 1
  20 {
  21 T 1600 650 5 8 1 1 0 0 1
  22 pinnumber=OUTPUT
  23 T 1600 650 5 8 0 0 0 0 1
  24 pinseq=2
  25 }