verilog: add sv_maps iterators
[ghdl-vlg.git] / testsuite / sanity / 004all08 / ams08.vhdl
blobc6af0f7fe8437dcde85a8ab10b057140cb75883c
1 entity vibration is
2 end;
4 architecture behav of vibration is
5   subtype displacement is real tolerance "def_disp";
6   nature electrical is real across real through ref reference;
7   quantity x1 : real;
8   terminal v0, v1 : electrical;
9 --  quantity vd1 across id1, ic1 through v0 to v1;
10   quantity vd2 := 5.2 across v0 to v1;
11   quantity vd3 through v0 to v1;
12 begin
13   x1 == 3.5;
14 end behav;