testsuite/synth/asgn01/asgn01.vhdl

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3
   4 entity asgn01 is
   5   port (a : std_logic_vector (2 downto 0);
   6         s0 : std_logic;
   7         r : out std_logic_vector (2 downto 0));
   8 end asgn01;
   9
  10 architecture behav of asgn01 is
  11 begin
  12   process (a, s0) is
  13   begin
  14     if s0 = '1' then
  15       r <= "000";
  16     else
  17       r <= a;
  18     end if;
  19   end process;
  20 end behav;