testsuite/synth/asgn01/asgn03.vhdl

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3
   4 entity asgn03 is
   5   port (s0 : std_logic;
   6         s1 : std_logic;
   7         r : out std_logic_vector (2 downto 0));
   8 end asgn03;
   9
  10 architecture behav of asgn03 is
  11 begin
  12   process (s0, s1) is
  13   begin
  14     r <= "000";
  15     if s0 = '1' then
  16       r (1) <= '1';
  17       if s1 = '1' then
  18         --r(1 downto 0) <= "01";
  19         r(0) <= '1';
  20       end if;
  21     end if;
  22   end process;
  23 end behav;