testsuite/synth/asgn01/asgn05.vhdl

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3
   4 entity asgn05 is
   5   port (s0 : std_logic;
   6         s1 : std_logic;
   7         r : out std_logic_vector (5 downto 0));
   8 end asgn05;
   9
  10 architecture behav of asgn05 is
  11 begin
  12   process (s0, s1) is
  13   begin
  14     r <= "000000";
  15     if s0 = '1' then
  16       r (1) <= '1';
  17       r (3) <= '1';
  18       r (4 downto 2) <= "101";
  19     end if;
  20   end process;
  21 end behav;