testsuite/synth/asgn01/asgn07.vhdl

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3
   4 entity asgn07 is
   5   port (clk : std_logic;
   6         s0 : std_logic;
   7         r : out std_logic_vector (65 downto 0));
   8 end asgn07;
   9
  10 architecture behav of asgn07 is
  11 begin
  12   process (clk) is
  13   begin
  14     if rising_edge(clk) then
  15       if s0 = '1' then
  16         r (0) <= '1';
  17         r (64 downto 1) <= x"ffff_eeee_dddd_cccc";
  18         r (65) <= '1';
  19       else
  20         r (0) <= '0';
  21         r (8 downto 5) <= x"7";
  22         r (65) <= '0';
  23       end if;
  24     end if;
  25   end process;
  26 end behav;