testsuite/synth/asgn01/asgn08.vhdl

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3
   4 entity asgn08 is
   5   port (clk : std_logic;
   6         ce : std_logic;
   7         s0 : std_logic;
   8         r : out std_logic_vector (65 downto 0));
   9 end asgn08;
  10
  11 architecture behav of asgn08 is
  12 begin
  13   r (0) <= '1';
  14
  15   process (clk) is
  16   begin
  17     if rising_edge(clk) and ce = '1' then
  18       if s0 = '1' then
  19         r (64 downto 1) <= x"ffff_eeee_dddd_cccc";
  20         r (65) <= '1';
  21       else
  22         r (8 downto 5) <= x"7";
  23         r (65) <= '0';
  24       end if;
  25     end if;
  26   end process;
  27 end behav;