testsuite/synth/asgn01/asgn09.vhdl

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3
   4 entity asgn09 is
   5   port (a, b, c, d : std_logic_vector (1 downto 0);
   6         sel : std_logic_vector(1 downto 0);
   7         o : out std_logic_vector (3 downto 0));
   8 end asgn09;
   9
  10 architecture behav of asgn09 is
  11 begin
  12   with sel select
  13     o (1 downto 0) <= a when "00",
  14     b when "01",
  15     c when "10",
  16     d when others;
  17   o(3 downto 2) <= a or b;
  18 end behav;