testsuite/synth/asgn01/tb_asgn01.vhdl

   1 entity tb_asgn01 is
   2 end tb_asgn01;
   3
   4 library ieee;
   5 use ieee.std_logic_1164.all;
   6
   7 architecture behav of tb_asgn01 is
   8   signal a  : std_logic_vector (2 downto 0);
   9   signal s0 : std_logic;
  10   signal r  : std_logic_vector (2 downto 0);
  11 begin
  12   dut: entity work.asgn01
  13     port map (a => a, s0 => s0, r => r);
  14
  15   process
  16   begin
  17     s0 <= '1';
  18     wait for 1 ns;
  19     assert r = "000" severity failure;
  20
  21     a <= "101";
  22     s0 <= '0';
  23     wait for 1 ns;
  24     assert r = "101" severity failure;
  25
  26     a <= "110";
  27     s0 <= '0';
  28     wait for 1 ns;
  29     assert r = "110" severity failure;
  30
  31     wait;
  32   end process;
  33 end behav;