testsuite/synth/asgn01/tb_asgn03.vhdl

   1 entity tb_asgn03 is
   2 end tb_asgn03;
   3
   4 library ieee;
   5 use ieee.std_logic_1164.all;
   6
   7 architecture behav of tb_asgn03 is
   8   signal s0 : std_logic;
   9   signal s1 : std_logic;
  10   signal r  : std_logic_vector (2 downto 0);
  11 begin
  12   dut: entity work.asgn03
  13     port map (s0 => s0, s1 => s1, r => r);
  14
  15   process
  16   begin
  17     s0 <= '0';
  18     s1 <= '0';
  19     wait for 1 ns;
  20     assert r = "000" severity failure;
  21
  22     s0 <= '0';
  23     s1 <= '1';
  24     wait for 1 ns;
  25     assert r = "000" severity failure;
  26
  27     s0 <= '1';
  28     s1 <= '0';
  29     wait for 1 ns;
  30     assert r = "010" severity failure;
  31
  32     s0 <= '1';
  33     s1 <= '1';
  34     wait for 1 ns;
  35     assert r = "011" severity failure;
  36
  37     wait;
  38   end process;
  39 end behav;