testsuite/synth/asgn01/tb_asgn05.vhdl

   1 entity tb_asgn05 is
   2 end tb_asgn05;
   3
   4 library ieee;
   5 use ieee.std_logic_1164.all;
   6
   7 architecture behav of tb_asgn05 is
   8   signal s0 : std_logic;
   9   signal s1 : std_logic;
  10   signal r  : std_logic_vector (5 downto 0);
  11 begin
  12   dut: entity work.asgn05
  13     port map (s0 => s0, s1 => s1, r => r);
  14
  15   process
  16   begin
  17     s0 <= '0';
  18     s1 <= '0';
  19     wait for 1 ns;
  20     assert r = "000000" severity failure;
  21
  22     s0 <= '1';
  23     s1 <= '0';
  24     wait for 1 ns;
  25     assert r = "010110" severity failure;
  26
  27     wait;
  28   end process;
  29 end behav;