testsuite/synth/asgn01/tb_asgn07.vhdl

   1 entity tb_asgn07 is
   2 end tb_asgn07;
   3
   4 library ieee;
   5 use ieee.std_logic_1164.all;
   6
   7 architecture behav of tb_asgn07 is
   8   signal s0 : std_logic;
   9   signal clk : std_logic;
  10   signal r  : std_logic_vector (65 downto 0);
  11 begin
  12   dut: entity work.asgn07
  13     port map (clk => clk, s0 => s0, r => r);
  14
  15   process
  16     procedure pulse is
  17     begin
  18       clk <= '0';
  19       wait for 1 ns;
  20       clk <= '1';
  21       wait for 1 ns;
  22     end pulse;
  23   begin
  24     s0 <= '0';
  25     pulse;
  26     assert r (0) = '0' severity failure;
  27     assert r (65) = '0' severity failure;
  28
  29     s0 <= '1';
  30     pulse;
  31     assert r (0) = '1' severity failure;
  32     assert r (64 downto 1) = x"ffff_eeee_dddd_cccc" severity failure;
  33     assert r (65) = '1' severity failure;
  34
  35     s0 <= '0';
  36     pulse;
  37     assert r (0) = '0' severity failure;
  38     assert r (64 downto 1) = x"ffff_eeee_dddd_cc7c" severity failure;
  39     assert r (65) = '0' severity failure;
  40
  41     wait;
  42   end process;
  43 end behav;