testsuite/synth/attr01/attr01.vhdl

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3 use ieee.numeric_std.all;
   4
   5 entity attr01 is
   6   port (
   7     rst : std_logic;
   8     clk : std_logic;
   9     cnt : out std_logic_vector (7 downto 0)
  10     );
  11 end attr01;
  12
  13 architecture behav of attr01 is
  14   signal counter : std_logic_vector (7 downto 0);
  15
  16   attribute keep : boolean;
  17   attribute keep of counter : signal is True;
  18 begin
  19   process (clk)
  20   begin
  21     if rising_edge (clk) then
  22       if rst = '1' then
  23         counter <= (others => '0');
  24       else
  25         counter <= std_logic_vector (unsigned (counter) + 1);
  26       end if;
  27     end if;
  28   end process;
  29
  30   cnt <= counter;
  31 end behav;