testsuite/synth/attr01/attr02.vhdl

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3 use ieee.numeric_std.all;
   4
   5 entity attr02 is
   6   port (
   7     rst : std_logic;
   8     clk : std_logic;
   9     cnt : out std_logic_vector (7 downto 0)
  10     );
  11   attribute keep : boolean;
  12   attribute keep of rst : signal is True;
  13 end attr02;
  14
  15 architecture behav of attr02 is
  16   signal counter : std_logic_vector (7 downto 0);
  17
  18 begin
  19   process (clk)
  20   begin
  21     if rising_edge (clk) then
  22       if rst = '1' then
  23         counter <= (others => '0');
  24       else
  25         counter <= std_logic_vector (unsigned (counter) + 1);
  26       end if;
  27     end if;
  28   end process;
  29
  30   cnt <= counter;
  31 end behav;