testsuite/synth/bug02/repro2.vhdl

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3
   4 entity repro2 is
   5   port (
   6     clk_i          : in  std_logic;
   7     rst_n_i        : in  std_logic;
   8     vec_i         : in  std_logic_vector(0 to 0)
   9   );
  10 end repro2;
  11
  12 architecture rtl of repro2 is
  13   signal s_sel : natural range vec_i'range;
  14   signal s_true : std_logic;
  15 begin
  16   s_true <= '1';
  17
  18   process (clk_i)
  19   begin
  20     if rising_edge(clk_i) then
  21         for i in vec_i'range loop
  22           if s_true = '1' then
  23             s_sel <= i;
  24             exit;
  25           end if;
  26         end loop;
  27     end if;
  28   end process;
  29 end rtl;