testsuite/synth/cnt01/tb_cnt04.vhdl

   1 entity tb_cnt04 is
   2 end tb_cnt04;
   3
   4 library ieee;
   5 use ieee.std_logic_1164.all;
   6
   7 architecture behav of tb_cnt04 is
   8   signal clk : std_logic;
   9   signal rst : std_logic;
  10   signal counter : std_logic_vector (7 downto 0);
  11 begin
  12   dut: entity work.cnt04
  13     port map (clk => clk, rst => rst, counter => counter);
  14   process
  15     procedure pulse is
  16     begin
  17       clk <= '0';
  18       wait for 1 ns;
  19       clk <= '1';
  20       wait for 1 ns;
  21     end pulse;
  22   begin
  23     rst <= '1';
  24     pulse;
  25     assert counter = x"01" severity failure;
  26
  27     rst <= '0';
  28     pulse;
  29     assert counter = x"02" severity failure;
  30
  31     pulse;
  32     assert counter = x"03" severity failure;
  33
  34     wait;
  35   end process;
  36 end behav;