testsuite/synth/comp01/tb_and6.vhdl

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3
   4 entity tb_and6 is
   5 end tb_and6;
   6
   7 architecture behav of tb_and6 is
   8   signal i0, i1, i2, i3, i4, i5 : std_logic;
   9   signal o : std_logic;
  10
  11 begin
  12   dut : entity work.and6
  13     port map (i0 => i0, i1 => i1, i2 => i2, i3 => i4, i4 => i4,
  14               i5 => i5, o => o);
  15
  16   process
  17     constant v0 : std_logic_vector := b"1011";
  18     constant v1 : std_logic_vector := b"1111";
  19     constant v2 : std_logic_vector := b"1111";
  20     constant v3 : std_logic_vector := b"1111";
  21     constant v4 : std_logic_vector := b"1111";
  22     constant v5 : std_logic_vector := b"1101";
  23     constant ov : std_logic_vector := b"1001";
  24   begin
  25     for i in ov'range loop
  26       i0 <= v0 (i);
  27       i1 <= v1 (i);
  28       i2 <= v2 (i);
  29       i3 <= v3 (i);
  30       i4 <= v4 (i);
  31       i5 <= v5 (i);
  32       wait for 1 ns;
  33       assert o = ov(i) severity failure;
  34     end loop;
  35     wait;
  36   end process;
  37 end behav;