testsuite/synth/dff02/dff05.vhdl

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3
   4 entity dff05 is
   5   port (q : out std_logic_vector(7 downto 0);
   6         d : std_logic_vector(7 downto 0);
   7         clk : std_logic);
   8 end dff05;
   9
  10 architecture behav of dff05 is
  11 begin
  12   process (clk) is
  13   begin
  14     if rising_edge (clk) then
  15       if d (7) = '1' then
  16         q (0) <= d (0);
  17       else
  18         q (2) <= d (2);
  19       end if;
  20     end if;
  21   end process;
  22 end behav;