testsuite/synth/dff02/dff08.vhdl

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3
   4 entity dff08 is
   5   port (q : out std_logic_vector(7 downto 0);
   6         d : std_logic_vector(7 downto 0);
   7         clk : std_logic;
   8         en : std_logic;
   9         rst : std_logic);
  10 end dff08;
  11
  12 architecture behav of dff08 is
  13   signal p : std_logic_vector(7 downto 0);
  14 begin
  15   process (clk, rst) is
  16   begin
  17     if en = '0' then
  18       null;
  19     elsif rst = '1' then
  20       q <= x"00";
  21     elsif rising_edge (clk) then
  22       q <= d;
  23     end if;
  24   end process;
  25 end behav;