testsuite/synth/dff02/dff08d.vhdl

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3
   4 entity dff08d is
   5   port (q : out std_logic_vector(7 downto 0);
   6         d : std_logic_vector(7 downto 0);
   7         clk : std_logic;
   8         en : std_logic;
   9         rst : std_logic);
  10 end dff08d;
  11
  12 architecture behav of dff08d is
  13   constant c : std_logic_vector(7 downto 0) := x"aa";
  14   signal p : std_logic_vector(7 downto 0) := c;
  15 begin
  16   process (clk, rst) is
  17   begin
  18     if rst = '1' then
  19       p <= c;
  20     elsif rising_edge (clk) then
  21       p <= d;
  22     end if;
  23   end process;
  24   q <= p;
  25 end behav;