testsuite/synth/dff03/dff06.vhdl

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3
   4 entity dff06 is
   5   port (q : out std_logic;
   6         d : std_logic;
   7         en1 : std_logic;
   8         en2 : std_logic;
   9         clk : std_logic);
  10 end dff06;
  11
  12 architecture behav of dff06 is
  13 begin
  14   process (clk) is
  15   begin
  16     if (en2 = '1' and en1 = '1') and rising_edge (clk) then
  17       q <= d;
  18     end if;
  19   end process;
  20 end behav;