testsuite/synth/dff03/dff07.vhdl

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3
   4 entity dff07 is
   5   port (q1, q2 : out std_logic;
   6         d : std_logic;
   7         en1 : std_logic;
   8         en2 : std_logic;
   9         clk : std_logic);
  10 end dff07;
  11
  12 architecture behav of dff07 is
  13 begin
  14   process (clk) is
  15   begin
  16     if rising_edge (clk) and en1 = '1' then
  17       if en2 = '1' then
  18         q1 <= d;
  19         q2 <= d;
  20       end if;
  21     end if;
  22   end process;
  23 end behav;