testsuite/synth/dff03/tb_dff05.vhdl

   1 entity tb_dff05 is
   2 end tb_dff05;
   3
   4 library ieee;
   5 use ieee.std_logic_1164.all;
   6
   7 architecture behav of tb_dff05 is
   8   signal clk : std_logic;
   9   signal en1 : std_logic;
  10   signal en2 : std_logic;
  11   signal din : std_logic;
  12   signal dout : std_logic;
  13 begin
  14   dut: entity work.dff05
  15     port map (
  16       q => dout,
  17       d => din,
  18       en1 => en1,
  19       en2 => en2,
  20       clk => clk);
  21
  22   process
  23     procedure pulse is
  24     begin
  25       clk <= '0';
  26       wait for 1 ns;
  27       clk <= '1';
  28       wait for 1 ns;
  29     end pulse;
  30   begin
  31     en1 <= '1';
  32     en2 <= '1';
  33     din <= '0';
  34     pulse;
  35     assert dout = '0' severity failure;
  36
  37     din <= '1';
  38     pulse;
  39     assert dout = '1' severity failure;
  40
  41     en1 <= '0';
  42     din <= '0';
  43     pulse;
  44     assert dout = '1' severity failure;
  45
  46     en1 <= '1';
  47     din <= '0';
  48     pulse;
  49     assert dout = '0' severity failure;
  50
  51     en2 <= '0';
  52     din <= '1';
  53     pulse;
  54     assert dout = '0' severity failure;
  55
  56     en2 <= '1';
  57     din <= '1';
  58     pulse;
  59     assert dout = '1' severity failure;
  60
  61     wait;
  62   end process;
  63 end behav;