testsuite/synth/forgen01/tb_forgen03.vhdl

   1 entity tb_forgen03 is
   2 end tb_forgen03;
   3
   4 library ieee;
   5 use ieee.std_logic_1164.all;
   6
   7 architecture behav of tb_forgen03 is
   8   signal a : std_logic_vector (7 downto 0);
   9   signal b : std_logic_vector (7 downto 0);
  10   signal o : std_logic_vector (7 downto 0);
  11 begin
  12   dut: entity work.forgen03
  13     port map (a, b, o);
  14
  15   process
  16   begin
  17     a <= x"30";
  18     b <= x"28";
  19     wait for 1 ns;
  20     assert o = x"58" severity failure;
  21
  22     a <= x"11";
  23     b <= x"f7";
  24     wait for 1 ns;
  25     assert o = x"08" severity failure;
  26
  27     wait;
  28   end process;
  29 end behav;