verilog: add sv_maps iterators
[ghdl-vlg.git] / testsuite / synth / iassoc01 / iassoc01.vhdl
blob6a0a46bd0a635104f0c7d16f7ff6b440ce7808e1
1 use work.pkg.all;
3 entity riassoc01 is
4   port (v : nat_rec;
5         res : out natural);
6 end riassoc01;
8 architecture behav of riassoc01 is
9 begin
10   res <= v.a + v.b;
11 end behav;
13 entity iassoc01 is
14   port (a, b : natural;
15         res : out natural);
16 end iassoc01;
18 architecture behav of iassoc01 is
19 begin
20   inst : entity work.riassoc01
21     port map (v.a => a, v.b => b, res => res);
22 end behav;