verilog: add sv_maps iterators
[ghdl-vlg.git] / testsuite / synth / iassoc01 / iassoc02.vhdl
blob69064375ab8da18a8f8f15b287a8e25bac71507b
1 use work.pkg.all;
3 entity riassoc02 is
4   port (v : natural;
5         res : out nat_rec);
6 end riassoc02;
8 architecture behav of riassoc02 is
9 begin
10   res.a <= v + 1;
11   res.b <= v + 2;
12 end behav;
14 entity iassoc02 is
15   port (v : natural;
16         a, b : out natural);
17 end iassoc02;
19 architecture behav of iassoc02 is
20 begin
21   inst : entity work.riassoc02
22     port map (v => v, res.a => a, res.b => b);
23 end behav;