verilog: add sv_maps iterators
[ghdl-vlg.git] / testsuite / synth / iassoc01 / iassoc12.vhdl
blobf7b7f54a094be64569f4db3a533d253a0ae6b1e3
1 use work.pkg.all;
3 entity riassoc12 is
4   port (v : natural;
5         res : out nat_rec);
6 end riassoc12;
8 architecture behav of riassoc12 is
9 begin
10   res.a <= v + 1;
11   res.b <= v + 2;
12 end behav;
14 entity iassoc12 is
15   port (v : natural;
16         a, b : out natural);
17 end iassoc12;
19 use work.pkg.all;
21 architecture behav of iassoc12 is
22   component riassoc12 is
23     port (v : natural;
24           res : out nat_rec);
25   end component;
26 begin
27   inst : riassoc12
28     port map (v => v, res.a => a, res.b => b);
29 end behav;