verilog: add sv_maps iterators
[ghdl-vlg.git] / testsuite / synth / issue1014 / tb_record_test.vhdl
blobe9fd6e06d9e7737430a4ad0661a4244fcdb8ef00
1 entity tb_record_test is
2 end tb_record_test;
4 library ieee;
5 use ieee.std_logic_1164.all;
7 architecture behav of tb_record_test is
8   signal v : integer;
9 begin
10   dut: entity work.record_test
11     port map (o => v);
13   process
14   begin
15     wait for 1 ns;
16     assert v = 333 severity failure;
17     wait;
18   end process;
19 end behav;