testsuite/synth/issue1025/tb_ent.vhdl

   1 entity tb_ent is
   2 end tb_ent;
   3
   4 library ieee;
   5 use ieee.std_logic_1164.all;
   6
   7 architecture behav of tb_ent is
   8   signal clk : std_logic;
   9   signal counter : natural;
  10   signal rst : std_logic;
  11 begin
  12   dut: entity work.ent
  13     port map (
  14       rst => rst,
  15       clk => clk,
  16       counter => counter);
  17
  18   process
  19     procedure pulse is
  20     begin
  21       clk <= '0';
  22       wait for 1 ns;
  23       clk <= '1';
  24       wait for 1 ns;
  25     end pulse;
  26   begin
  27     rst <= '1';
  28     pulse;
  29     assert counter = 0 severity failure;
  30     rst <= '0';
  31     pulse;
  32     assert counter = 1 severity failure;
  33     pulse;
  34     assert counter = 2 severity failure;
  35     pulse;
  36     assert counter = 3 severity failure;
  37     wait;
  38   end process;
  39 end behav;