testsuite/synth/issue1043/ent.vhdl

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3
   4 entity ent is
   5         generic (
   6                 g : natural := 8
   7         );
   8         port (
   9                 o1 : out std_logic;
  10                 o2 : out std_logic
  11         );
  12 end;
  13
  14 architecture a of ent is
  15         constant x : real := real(g);
  16
  17         constant a : natural := g;
  18         constant y : real := real(a);
  19 begin
  20         o1 <= '1' when integer(x) = 8 else '0';
  21         o2 <= '1' when integer(y) = 8 else '0';
  22 end;