testsuite/synth/issue1046/concat01.vhdl

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3
   4 entity concat01 is
   5   generic (a : std_logic_vector (7 downto 0) := x"ab";
   6            b : std_logic_vector (7 downto 0) := x"9e");
   7   port (res : out std_logic_vector (15 downto 0));
   8 end concat01;
   9
  10 architecture behav of concat01 is
  11   constant c : std_logic_vector := a & b;
  12 begin
  13   res <= c;
  14 end behav;