testsuite/synth/issue1117/tb_ent.vhdl

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3 use ieee.numeric_std.all;
   4
   5 entity tb_ent is
   6 end;
   7
   8 architecture behav of tb_ent is
   9   signal r : unsigned (31 downto 0);
  10 begin
  11   dut: entity work.ent
  12     generic map (g => x"ffff_0001")
  13     port map (res => r);
  14
  15   process
  16   begin
  17     wait for 1 ns;
  18     assert r = x"ffff0001" severity failure;
  19     wait;
  20   end process;
  21 end behav;
  22