testsuite/synth/issue1133/foo.vhdl

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3
   4 entity foo is
   5   port (
   6     inp        : in std_logic_vector(7 downto 0);
   7     output_ok    : out std_logic_vector(7 downto 0);
   8     output_error : out std_logic_vector(7 downto 0)
   9   );
  10 end foo;
  11
  12 architecture foo of foo is
  13
  14   signal null_vector : std_logic_vector(-1 downto 0) := (others => '0');
  15
  16 begin
  17
  18   -- This works fine
  19   null_vector  <= inp(null_vector'range);
  20   output_ok    <= null_vector & (7 downto 0 => '0');
  21   -- This doesn't
  22   output_error <= inp(-1 downto 0) & (7 downto 0 => '0');
  23
  24 end foo;