testsuite/synth/issue1153/ent.vhdl

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3
   4 entity ent is
   5         port (
   6                 a, b : in std_logic;
   7                 q : out std_logic
   8         );
   9 end;
  10
  11 architecture a of ent is
  12 begin
  13         q <= a xnor b;
  14 end;