testsuite/synth/issue1179/bug.vhdl

   1 library IEEE;
   2 use IEEE.std_logic_1164.all;
   3 use IEEE.numeric_std.all;
   4
   5 entity bug is
   6         port(
   7                 m0 : out positive;
   8                 m1 : out positive
   9         );
  10 end bug;
  11
  12 architecture behav of bug is
  13         constant A : positive := 4;
  14         constant B : positive := 1100;
  15         constant C : positive := to_integer(A * to_unsigned(B, 11));
  16         constant D : positive := to_integer(to_unsigned(B, 11) * A);
  17 begin
  18    m0 <= c;
  19    m1 <= d;
  20
  21 end architecture;