testsuite/synth/issue1198/for_loop.vhdl

   1 library IEEE;
   2 use IEEE.std_logic_1164.all;
   3 use IEEE.std_logic_unsigned.all;
   4
   5 entity for_loop is
   6  port(
   7   a     : in  std_logic_vector(7 downto 0);
   8   Count : out std_logic_vector(2 downto 0)
   9  );
  10 end for_loop;
  11
  12 architecture behavior of for_loop is
  13 begin
  14  process(a)
  15   variable Count_Aux : std_logic_vector(2 downto 0);
  16  begin
  17   Count_Aux := "000";
  18   for i in a'range loop
  19    if (a(i) = '0') then
  20     Count_Aux := Count_Aux + 1;
  21    end if;
  22   end loop;
  23   Count <= Count_Aux;
  24  end process;
  25 end behavior;