testsuite/synth/issue1212/fileissue.vhdl

   1 library IEEE;
   2 use IEEE.STD_LOGIC_1164.ALL;
   3 use STD.TEXTIO.all;
   4
   5 entity fileissue is
   6  generic(
   7   data_width : integer := 4
   8  );
   9  port(
  10   clk : in  std_logic;
  11   di  : in  std_logic_vector(data_width - 1 downto 0);
  12   do  : out std_logic_vector(data_width - 1 downto 0)
  13  );
  14 end fileissue;
  15
  16 architecture behavioral of fileissue is
  17  file results : text;
  18 begin
  19  process(clk)
  20   variable txtline     : line;
  21   variable file_status : file_open_status;
  22  begin
  23   file_open(file_status, results, "explicit.dat", write_mode);
  24   write(txtline, string'("--------------------"));
  25   writeline(results, txtline);
  26  end process;
  27
  28 end behavioral;
  29