testsuite/synth/issue1237/mwe.vhdl

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3
   4 entity MWE is
   5 end MWE;
   6
   7 architecture test of MWE is
   8   constant P       : integer := 1;
   9   signal   my_sig  : std_logic_vector(P downto 0);
  10 begin
  11   block2: if P = 2 generate
  12     my_sig(2) <= '1';
  13   end generate;
  14
  15   block1: if P = 1 generate
  16     my_sig(1) <= '1';
  17   end generate;
  18
  19   -- even this block alone breaks during analysis
  20   blockf: if false generate
  21     my_sig(2) <= '1';
  22   end generate;
  23 end architecture;