testsuite/synth/issue1253/repro1.vhdl

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3 use ieee.std_logic_arith.all;
   4
   5 entity repro1 is
   6     port(C, CLR : in std_logic;
   7          Q : out std_logic_vector(3 downto 0));
   8 end repro1;
   9
  10 architecture archi of repro1 is
  11     signal tmp: std_logic_vector(3 downto 0);
  12 begin
  13     process (C, CLR)
  14     begin
  15         if (CLR='1') then
  16             tmp <= "0000";
  17         elsif (C'event and C='1') then
  18             tmp <= std_logic_vector'(1 + signed(tmp));
  19         end if;
  20     end process;
  21
  22     Q <= tmp;
  23
  24 end archi;